Partitionierungsalgorithmen für Modelldatenstrukturen zur parallelen compilergesteuerten Logiksimulation

Ziele

• Erweiterung des Parametrisierungskonzeptes für Partitionierungsalgorithmen

  • Betrachtung von Hardware-Modellbestandteilen hinsichtlich durchschnittlicher Evaluierungszeiten während der Zyklussimulation und Einbeziehung hierarchischer Modellinformationen
  • Untersuchung des Einflusses der Zahl der in die Simulation einbezogen Prozessoren (bis zu ca. 100 Prozessoren)
  • Variation betrachteter paralleler Architekturen (heterogene IBM SP -Systeme, Workstation-Cluster)
  • Entwicklung iterativer Partitionierungsverfahren
    
    

• Beschleunigung der Partitionierung durch deren Parallelisierung

  • Message-Passing -Architekturen als Zielhardware
  • Implementierung im Rahmen der parallelMAP auf der Basis des MPI Standards
    
    

• Dynamische Lastbalancierung der Simulation

  • Erweiterung des Modells der parallelen Zyklussimulation ( PCS )
  • Entwicklung eines dynamischen Partitionsmanagments und seine Integration in parallelTEXSIM und parallelMVLSIM
    
    

• Parallele Logiksynthese

  • Anpassung vorhandener Partitionierungstools für die parallele Logiksynthese
  • Entwicklung synthesespezifischer Modellpartitionierungsverfahren
    
    

• Erweiterung der Softwarekomponente parallelMAP zur Modellanalyse und -partitionierung

Anwendungen

Der Entwurf komplexer VLSI-Strukturen erfordert eine durchgängige Begleitung durch Verifikationsprozesse. Eine Hauptform der Entwurfsverifikation ist die Simulation. Im Rahmen der Systemsimulation kompletter Prozessorstrukturen auf Register-Transfer-/ Gate-Ebene (Logiksimulation) verkörpern die Test-Cases (Stimuli) Microcode- bzw. Maschinencode-Sequenzen. Bei entsprechenden Simulationsläufen kann das Verhältnis der Simulationslaufzeit zur simulierten CPU-Zeit bis zu 7 Größenordnungen betragen. Um interessierende Simulationen (z.B. Laden eines Betriebssystems, Benchmarks, ...) im Rahmen vernünftiger Entwicklungszeiten realisieren zu können, ist eine entscheidende Beschleunigung der Logiksimulation erforderlich. Ein Weg in diese Richtung besteht in ihrer Parallelisierung. Ausgangspunkt für die Konzipierung unseres DFG-Projekts ist die Parallelisierung des auf Basis des clock-cycle-Algorithmus arbeitenden funktionellen Logiksimulators TEXSIM (IBM) für lose gekoppelte Prozessorsysteme unter Ausnutzung der modellinhärenten Parallelität. Dabei wird von einer statischen Partitionierung vorliegender Modelle zur Festlegung der Modellteile ausgegangen, die auf den einzelnen, in die parallele Simulation einbezogenen Prozessoren behandelt werden.